在晶体管层面，短沟道现象会导致因收缩而导致性能下降。即使没有向栅极施加电压，栅极长度的大幅减少和导电沟道的缩短也会导致漏电流增加。同样，源极和漏极对缩小沟道面积的影响也急剧增加。
这些短沟道效应推动了芯片行业从平面晶体管过渡到最近用于高性能计算应用的全栅极 (GAA) 纳米片晶体管。这些架构创新使栅极能够重新获得传导通道的静电控制。当与标准单元级创新相结合时，纳米片晶体管系列预计将通过至少三代技术继续逻辑扩展路线图。其中包括先进的互连和中性方案以及背面电源网络（BSPDN）的引入。
互补 FET (FET) 或 CFET 将成为下一个游戏规则改变者，通过将 n 和 p 通道堆叠在一起，可以进一步减小面积。 Imec预计从A7节点开始引入，将imec技术路线图至少延伸到A3代。就像在 GAA 纳米片晶体管中一样，栅极（现在为 n 和 p 共用）完全包裹在 Si 通道周围和硅通道之间，确保最大程度的静电控制。
2D 材料入门
但最终，即使在 CFET 晶体管时代，短沟道效应也会再次使尺寸进一步复杂化。晶体管栅极和沟道长度的不断减小需要更薄的半导体沟道来限制电流流过的路径，从而限制器件关闭时电荷载流子泄漏的机会。为了将CFET晶体管转移到传导沟道长度低于10nm的A2晶体管技术节点，Si沟道的厚度也应减少到10nm以下。但在如此薄的硅沟道中，电荷载流子的迁移率和晶体管的导通电流开始急剧下降。
这正是二维半导体，尤其是过渡金属二硫属化物 (MX2) 提供机遇的地方（图 1）。在这些半导体中，原子排列成层状晶体，单层厚度仅为约 0.7 纳米，从而可以形成非常薄的通道。此外，无论沟道厚度如何，它们都有望保持相对较高的载流子迁移率。这使得最终能够缩放栅极和沟道长度，而无需担心短沟道效应。
先进节点中的 2D 材料集成：挑战
2D沟道材料在最终缩放节点上能够实现的巨大性能飞跃引起了主要芯片制造商和该领域学术带头人的兴趣。令人鼓舞的是，他们已经开始大力投资研发，以克服在最先进的节点中引入二维材料的障碍。 2D 材料集成确实带来了一系列挑战，增加了 A2 节点带来的成本和集成工作量。
首先，在二维材料的沉积方面，存在沉积二维材料层的挑战。对于需要高性能设备的应用，可以遵循两种主要途径：（1）直接在目标基板上生长二维材料，（2）在“生长基板”上生长，然后将该层转移到目标基板上。
二维材料的直接生长通常需要特定的基材，并且需要在高温（~1000°C）下进行。如果需要工业兼容的工艺和材料，生长基材可能不适合诱导高结晶度，这会降低薄膜的性能。尽管如此，直接生长可以提供共形性、晶圆级覆盖以及与工业工艺的兼容性。
在第二种方法中，可以在蓝宝石等奇异的“理想”衬底上进行生长，从而促进高性能薄膜的生成和随后转移到目标晶圆上。转移本身可以在比直接生长低得多的温度（大约 300°C）下进行。然而，转移带来的工艺步骤数量的增加可能会影响芯片制造工艺的成本和良率。
第二个挑战涉及栅极堆叠集成，特别是栅极堆叠集成和电介质沉积。讽刺的是，二维材料可以做得如此之薄的原因也是电介质沉积变得复杂的原因。构成二维材料的各层通过非常弱的范德华 (vdW) 力垂直地相互结合，使表面基本上钝化 - 没有任何悬空键。这对在硅上运行良好的沉积技术的使用提出了挑战，包括依赖于与表面悬挂键相互作用的原子层沉积 (ALD)（图 2）。
Imec 和领先的芯片制造商近年来取得了良好进展，并展示了具有集成栅极堆叠的 n 型纳米片 2D 通道 - 尽管主要是在基于实验室的设备上。
低电阻源极/漏极触点
第三个主要挑战是低电阻源极/漏极接触的形成。对于Si，源极/漏极接触是通过使金属与源极/漏极区域接触而形成的，在界面处形成肖特基势垒。然后，电荷载流子可以通过隧道效应注入源极。为了保证源漏接触的低电阻，采用了两项关键技术：（1）源漏区的重掺杂； (2)硅化物的形成。然而，这些使能技术很难在二维材料的薄层上实现，促使研究人员探索替代解决方案。
2D 材料的掺杂 2D 材料的掺杂不仅对于获得低电阻接触至关重要。还需要调整沟道中的阈值电压（Vth）并降低接入电阻。与 3D 材料不同，使用传统离子束注入对 2D 材料进行替代掺杂可以显着降低材料的传输特性。由于其极薄的性质，即使替换晶格中的一个原子，对 2D 材料的影响也比对 3D 材料大得多。其他掺杂技术正在探索（例如静电掺杂或表面掺杂），但仍然没有明确的解决方案。
p 型和 n 型 FET CMOS 技术应用依赖于 n 型和 p 型 FET 的组合。在标准 CMOS 技术中，Si 用于形成两种类型的 FET。但迄今为止还没有发现任何2D材料可以实现这一点：n型的最佳材料（例如MoS2）并不是p型FET的最佳材料（WSe2是最有前途的）。
晶圆厂集成以及提高可靠性和可变性的需求最后，直到最近，研究主要在实验室中进行，其中“英雄”设备可用于厘米级样本。然而，需要大量的开发工作才能将这些工艺实现工业规模并与 300 mm 晶圆集成兼容。同时，需要提高可靠性并显着减少变异性。
将 2D 材料引入性能较低的设备
虽然领先的芯片制造商和大学团体正在寻找在最先进的 CFET 架构的传导通道中引入 2D 材料的解决方案，但受许多集成挑战和预期成本的驱动，imec 选择了不同的方法。 。
为了减少引入 2D 材料的工作量和预期成本，imec 选择分阶段引入不太先进的节点和较低性能的器件。 imec 开始将模块开发和 300mm 晶圆工艺开发重点放在平面 2D 器件上。当需要将它们集成到非常复杂的 CFET 架构中时，我们可以依靠我们所学到的知识。
2D 材料将被引入 300mm 晶圆厂，解决方案将准备好用于电介质沉积和源极/漏极接触形成，并且将探索提高可靠性和可变性的方法。下面更详细地描述了imec 的方法。
A7 技术节点中的平面 2D nPFET
Imec 正致力于首先在imec 逻辑技术路线图的 A7 节点中引入基于 2D MX2 的器件（图 3）。在下一代技术中，带有Si通道的CFET将构成高性能逻辑CMOS，电源将通过BSPDN路由到这些逻辑器件，最后一级缓存可能通过先进的3D集成技术连接到逻辑CMOS。平面 2D MX2 器件的机会是外围设备，位于生产线后端 (BEOL) 甚至晶圆背面。考虑打开（和关闭）逻辑 CMOS 器件块的低压差稳压器 (LDO) 和低性能电源开关。
imec 研究人员的模拟表明，具有 MX2 通道的平面 nMOS 器件非常适合此类应用。晶圆或 BEOL 的背面将有更多的可用空间来实现它们。因此，与（昂贵的）前置同类产品相比，它们的占地面积可以宽松，为更大的平面器件架构（n 型或 p 型）留出空间。对于这些应用，层转移是首选的沉积技术：BEOL 和背面处理都将可用温度预算限制在 400°C 以下，以免降低正面现有器件的性能。在如此低温下（以工业兼容的方式）直接生长 2D 材料具有挑战性，因为它可能会导致质量较差的层。
A3 节点中的平面 2D n 和 pFET。将材料插入imec A3 技术节点的开发工作也在进行中。在这里，imec 预计将逐步过渡到 CMOS 2.0，这是一种范式转变，通过将混合集成引入片上计算系统 (SoC) 来释放摩尔定律的潜力。它通过将 SoC 重新划分为不同的功能层（在 STCO 的帮助下）并使用先进的 3D 互连和背面技术重新连接它们来实现这一点。可以使用最适合其限制的技术选项来构建功能层，而不是为 SoC 的每个功能部分使用最先进的节点（图 4）。需要极端器件密度（例如，密集逻辑）的层将由最大规模的技术（即，CFET）组成。
CMOS 2.0 允许在 SoC 的不同层中顺利引入 2D 材料。例如，电源开关作为晶圆背面有源互连的一部分，或者平面 MX2 器件作为存储层的一部分。
上述基于2D的GAA纳米片和CFET的开发是在300毫米洁净室中进行的。与此同时，imec还在探索引入2D材料作为GAA纳米片晶体管的导电通道。这些研究是在实验室规模进行的，但确实使用了与晶圆厂兼容的工具和工艺。这些研究的目的是解决 2D 材料集成对纳米片特定模块的影响，这与长期 CFET 相关。考虑纳米片通道释放（即，去除牺牲层以形成纳米片通道）、内部间隔物形成和替代金属栅极集成步骤。
低性能平面 MX2 FET 的经验教训：层转移、pFET 集成和可靠性改进。
300mm 的模板化 ( ) 生长和层转移：实现均匀、高质量 2D 单层的可能途径 2D 材料的模板化生长和层转移是在低于 400°C 的温度下实现 300mm 目标的有趣方法。高质量的 2D 材料层沉积在晶圆上。通过模板化生长，预定义的“模板化”基板（例如蓝宝石）用于引导 2D 材料生长成单晶方向。随后，需要将跨越整个 300mm 晶圆表面的超薄层转移到目标晶圆上，而不会造成破损。
在 VLSI 2024 上，imec 展示了 300mm MX2 干式转移工艺流程（图 5），首次实现了晶圆上具有出色均匀性的可重复工艺（>99.5% 形态良率）。此外，与其他层转移方法相比，缺陷数量显着减少。实现这些突破性成果的关键是在高性能键合过程中使用键合前沿引发以及在临时载流子释放过程中使用光子脱键合。键合前沿的启动是基于首先在晶圆中心施加键合力，然后向边缘传播。事实证明，这些技术可以减少空隙的形成，提高粘合均匀性，并且几乎不产生残留物。
这使得层转移成为二维材料沉积的可行选择。所提议的工艺流程使用芯片行业众所周知的 300 mm 兼容制造步骤 - 在 3D SoC 和芯片集成的背景下。
应用于实验室 GAA 纳米片的层转移：良好的层一致性和质量imec 团队将从平面器件上的层转移中获得的经验应用于 GAA 纳米片测试工具。结果显示实验室的 MX2 nFET 具有出色的一致性、均匀性和层质量。层转移是一种在纳米片中形成通道的有趣方法（因此也适用于 CFET），最好在低于 600°C 的温度下进行。
此外，imec 正在探索在较低温度下直接生长 2D 材料，只有在较小的选定区域上沉积时才能实现高质量的层。
至于基于 2D 的平面 pFET 的 300mm 集成平台。迄今为止，大多数集成工作都是在 n 型器件上进行的。在 IEDM 2023 上，imec 与英特尔合作，首次展示了 300 mm 集成平面 WSe2 pFET 晶体管，采用与 MoS2 nFET 类似的工艺流程。团队还对晶粒尺寸对器件性能和可靠性的影响进行了清晰的分析。
提高可靠性和可变性的途径 前几年，imec 和维也纳技术大学（Tibor 教授的团队）在量化基于 2D 材料的器件的可靠性和可变性方面取得了进展。他们研究了 2D 层厚度、晶粒尺寸和取向以及 2D 生长模板对 300 mm 集成 MX2 平面器件性能的影响。他们还能够确定可靠性和可变性问题的根本原因，目前正在研究解决方案。
应对剩余挑战：共同努力
尽管世界各地的各个研究小组已经取得了巨大进展，但仍需要一些突破来缩小先进节点大批量制造的差距。 Imec 认为，晶圆厂兼容的源极/漏极接触形成、可控掺杂以及 MX2 器件中的 CMOS 实施（即集成 p 型和 n 型 FET）是未来最关键的障碍。解决这些问题需要行业领导者、大学团体和研究机构以及工具开发商的共同努力。
随着这些问题的解决，二维材料的未来看起来一片光明。它们不仅承诺推进从A7开始的逻辑扩展路线图，而且它们的功能还允许应用程序领域扩展到逻辑之外。由于其极低的断态电流，它们显示出嵌入式 DRAM 应用的潜力 - 可能从 A7 节点开始。此外，“类表面”二维材料的传输特性非常容易受到干扰，这使得它们非常适合概率计算甚至机器学习应用。
